ZL30406中文資料ZARLINK數(shù)據(jù)手冊(cè)PDF規(guī)格書
| 廠商型號(hào) |
ZL30406 |
| 參數(shù)屬性 | ZL30406 封裝/外殼為64-TQFP；包裝為卷帶（TR）；類別為集成電路（IC） > 應(yīng)用特定時(shí)鐘/定時(shí)；產(chǎn)品描述：IC PLL SONET/SDH CLK MULT 64TQFP |
| 功能描述 | SONET/SDH Clock Multiplier PLL |
| 文件大小 |
307.92 Kbytes |
| 頁面數(shù)量 |
21 頁 |
| 生產(chǎn)廠商 | Zarlink Semiconductor |
| 企業(yè)簡(jiǎn)稱 |
ZARLINK |
| 中文名稱 | Zarlink Semiconductor官網(wǎng) |
| 原廠標(biāo)識(shí) |  |
| 數(shù)據(jù)手冊(cè) | |
| 更新時(shí)間 | 2024-11-17 17:08:00 |
ZL30406規(guī)格書詳情
Description
The ZL30406 is an analog phase-locked loop (APLL) designed to provide rate conversion and jitter attenuation for SDH (Synchronous Digital Hierarchy) and SONET (Synchronous Optical Network) networking equipment. The ZL30406 generates very low jitter clocks that meet the jitter requirements of Telcordia GR-253-CORE OC-48, OC-12, OC-3, OC-1 rates and ITU-T G.813 STM-16, STM-4 and STM-1 rates.
Features
? Meets jitter requirements of Telcordia GR-253-CORE for OC-48, OC-12, and OC-3 rates
? Meets jitter requirements of ITU-T G.813 for STM-16, STM-4 and STM-1 rates
? Provides four LVPECL differential output clocks at 77.76 MHz
? Provides a CML differential clock programmable
to 19.44 MHz, 38.88 MHz, 77.76 MHz and 155.52 MHz ? Provides a single-ended CMOS clock at 19.44 MHz
? Provides enable/disable control of output clocks
? Accepts a CMOS reference at 19.44 MHz
? 3.3 V supply
Applications
? SONET/SDH line cards
? Network Element timing cards
產(chǎn)品屬性
- 產(chǎn)品編號(hào)：
ZL30406QGG1
- 制造商：
Microchip Technology
- 類別：
集成電路（IC） > 應(yīng)用特定時(shí)鐘/定時(shí)
- 包裝：
卷帶（TR）
- PLL：
是
- 主要用途：
SONET/SDH
- 輸入：
CMOS
- 輸出：
CML，CMOS，LVPECL
- 比率 - 輸入：
1：6
- 差分 - 輸入：
無/是
- 頻率 - 最大值：
155.52MHz
- 電壓 - 供電：
2.97V ~ 3.63V
- 工作溫度：
-40°C ~ 85°C
- 安裝類型：
表面貼裝型
- 封裝/外殼：
64-TQFP
- 供應(yīng)商器件封裝：
64-TQFP（10x10）
- 描述：
IC PLL SONET/SDH CLK MULT 64TQFP
| 供應(yīng)商 | 型號(hào) | 品牌 | 批號(hào) | 封裝 | 庫存 | 備注 | 價(jià)格 |
|---|---|---|---|---|---|---|---|
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