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UR5596_14

DDR TERMINATION REGULATOR

DESCRIPTION TheUTCUR5596isalinearbusterminationregulatoranddesignedtomeetJEDECSSTL-2(Stub-SeriesTerminatedLogic)specificationsforterminationofDDR-SDRAM.ItalsocanbeusedinSSTL-3orHSTL(High-SpeedTransceiverLogic)scheme.Thedevicecontainsahigh-speedOPAMPtopro

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友順友順科技股份有限公司

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更多UR5596_14供應商 更新時間2025-4-26 17:30:00

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